Keeping control transfer instructions out of the pipeline in architectures without condition codes

Inici | Què és? | Contacte

English | Castellano

Consultar RECERCAT

Per comunitats i
col·leccions Per data Per autors Per títols Per matèries

Consultar col·lecció

Per data Per autors Per títols Per matèries

Estadístiques

Del document Tot RECERCAT

El meu RECERCAT

Entrar Alertes per correu-e

Directori d’altres repositoris

Pàgina inicial del RECERCAT > Universitat Politècnica de Catalunya > Documents de recerca > Visualitza document

Per accedir als documents amb el text complet, si us plau, seguiu el següent enllaç: http://hdl.handle.net/2117/110641

dc.contributor	Universitat Politècnica de Catalunya. Departament de Ciències de la Computació
dc.contributor	Universitat Politècnica de Catalunya. Departament d'Arquitectura de Computadors
dc.contributor	Facultat d'Informàtica de Barcelona
dc.contributor	Universitat Politècnica de Catalunya. ALBCOM - Algorismia, Bioinformàtica, Complexitat i Mètodes Formals
dc.contributor	Universitat Politècnica de Catalunya. CAP - Grup de Computació d'Altes Prestacions
dc.contributor	Universitat Politècnica de Catalunya. ARCO - Microarquitectura i Compiladors
dc.contributor.author	Cortadella, Jordi
dc.contributor.author	Llaberia Griñó, José M.
dc.contributor.author	González Colás, Antonio María
dc.date	1987-05
dc.identifier.citation	Cortadella, J., Llaberia, J., Gonzalez, A. "Keeping control transfer instructions out of the pipeline in architectures without condition codes". 1987.
dc.identifier.uri	http://hdl.handle.net/2117/110641
dc.language.iso	eng
dc.relation	RR-87/11
dc.rights	info:eu-repo/semantics/openAccess
dc.subject	Àrees temàtiques de la UPC::Informàtica::Arquitectura de computadors
dc.subject	Computer architecture
dc.subject	Branch instructions
dc.subject	Pipelined processors
dc.subject	Processadors segmentats
dc.subject	Instruccions de salt
dc.subject	Arquitectura d'ordinadors
dc.title	Keeping control transfer instructions out of the pipeline in architectures without condition codes
dc.type	info:eu-repo/semantics/publishedVersion
dc.type	info:eu-repo/semantics/report
dc.description.abstract	This work was funded by the Ministry of Education CAICYT under contract Number 314-85
dc.description.abstract	The execution of branch instructions involves a loss of performance in pipelined processors. In this paper we present a mechanism for executing this kind of instruction with a zero delay. This mechanism has been proposed for architectures without condition codes.

Mostra el registre simple del document

Documents relacionats

Altres documents del mateix autor/a

Evaluation of A+B=K conditions without carry propagation

Cortadella, Jordi; Llaberia Griñó, José M.

Evaluating A+B=K conditions in constant time

Cortadella, Jordi; Llaberia Griñó, José M.

Reducing branch delay to zero in pipelined processors

González Colás, Antonio María; Llaberia Griñó, José M.

Source-to-Source transformations for efficient SIMD code generation

Berna Juan, Alejandro; Jiménez Castells, Marta; Llaberia Griñó, José M.

Source code transformations for efficient SIMD code generation

Berna Juan, Alejandro; Jiménez Castells, Marta; Llaberia Griñó, José M.

Accessibilitat | Avís legal | Política de Cookies | Documents d'ús intern

Coordinació

Patrocini