To access the full text documents, please follow this link: http://hdl.handle.net/2117/26792

Lithography parametric yield estimation model to predict layout pattern distortions with a reduced set of lithography simulations
Gómez Fernández, Sergio; Moll Echeto, Francisco de Borja; Mauricio Ferré, Juan
Universitat Politècnica de Catalunya. Departament d'Enginyeria Electrònica; Universitat Politècnica de Catalunya. HIPICS - Grup de Circuits i Sistemes Integrats d'Altes Prestacions
Àrees temàtiques de la UPC::Enginyeria electrònica::Microelectrònica::Circuits integrats
Nanoelectronics
Lithography
Design for manufacturability
Lithography hotspots
Yield estimation
Layout design
Nanoelectrònica
Litografia
info:eu-repo/semantics/submittedVersion
Article
         

Show full item record

Related documents

Other documents of the same author

Mauricio Ferré, Juan; Moll Echeto, Francisco de Borja; Gómez Fernández, Sergio
Mauricio Ferré, Juan; Moll Echeto, Francisco de Borja; Altet Sanahujes, Josep
Cortadella Fortuny, Jordi; Petit Silvestre, Jordi; Gómez Fernández, Sergio; Moll Echeto, Francisco de Borja
Gómez Fernández, Sergio; Moll Echeto, Francisco de Borja
Gómez Fernández, Sergio; Moll Echeto, Francisco de Borja
 

Coordination

 

Supporters