Para acceder a los documentos con el texto completo, por favor, siga el siguiente enlace: http://hdl.handle.net/2117/129071
dc.contributor | Universitat Politècnica de Catalunya. Departament de Ciències de la Computació |
---|---|
dc.contributor | Universitat Politècnica de Catalunya. ALBCOM - Algorismia, Bioinformàtica, Complexitat i Mètodes Formals |
dc.contributor.author | Musoll Cinca, Enric |
dc.contributor.author | Cortadella, Jordi |
dc.date | 1995 |
dc.identifier.citation | Musoll, E.; Cortadella, J. Scheduling and resource binding for low power. A: International Symposium on System Synthesis. "Proceedings of the Eighth International Symposium on System Synthesis". Institute of Electrical and Electronics Engineers (IEEE), 1995, p. 104-109. |
dc.identifier.citation | 0-8186-7076-2 |
dc.identifier.citation | 10.1109/ISSS.1995.520620 |
dc.identifier.uri | http://hdl.handle.net/2117/129071 |
dc.language.iso | eng |
dc.publisher | Institute of Electrical and Electronics Engineers (IEEE) |
dc.relation | https://ieeexplore.ieee.org/document/520620 |
dc.rights | info:eu-repo/semantics/openAccess |
dc.subject | Àrees temàtiques de la UPC::Enginyeria electrònica::Microelectrònica::Circuits integrats |
dc.subject | Logic circuits |
dc.subject | Logic design |
dc.subject | Electronic circuit design |
dc.subject | High level synthesis |
dc.subject | Scheduling |
dc.subject | Adders |
dc.subject | Data flow graphs |
dc.subject | Network synthesis |
dc.subject | Circuits electrònics -- Disseny i construcció |
dc.subject | Circuits lògics |
dc.subject | Estructura lògica |
dc.title | Scheduling and resource binding for low power |
dc.type | info:eu-repo/semantics/publishedVersion |
dc.type | info:eu-repo/semantics/conferenceObject |
dc.description.abstract | |
dc.description.abstract |