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Branch classification to control instruction fetch in simultaneous multithreaded architectures
Knijnenburg, Peter M.W.; Ramírez Bellido, Alejandro; Latorre Salinas, Fernando; Larriba Pey, Josep; Valero Cortés, Mateo
Universitat Politècnica de Catalunya. Departament d'Arquitectura de Computadors; Universitat Politècnica de Catalunya. CAP - Grup de Computació d'Altes Prestacions; Universitat Politècnica de Catalunya. ARCO - Microarquitectura i Compiladors
Àrees temàtiques de la UPC::Informàtica::Arquitectura de computadors
Cache memory
Parallel processing (Electronic computers)
Parallel architectures
Multi-threading
Cache storage
Memòria ràpida de treball (Informàtica)
Processament en paral·lel (Ordinadors)
info:eu-repo/semantics/publishedVersion
info:eu-repo/semantics/conferenceObject
Institute of Electrical and Electronics Engineers (IEEE)
         

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