To access the full text documents, please follow this link: http://hdl.handle.net/2117/100126
dc.contributor | Universitat Politècnica de Catalunya. Departament d'Arquitectura de Computadors |
---|---|
dc.contributor | Universitat Politècnica de Catalunya. CAP - Grup de Computació d'Altes Prestacions |
dc.contributor | Universitat Politècnica de Catalunya. ARCO - Microarquitectura i Compiladors |
dc.contributor.author | Llosa Espuny, José Francisco |
dc.contributor.author | Valero Cortés, Mateo |
dc.contributor.author | Ayguadé Parra, Eduard |
dc.contributor.author | González Colás, Antonio María |
dc.date | 1998-06 |
dc.identifier.citation | Llosa, J., Valero, M., Ayguadé, E., González, A. Modulo scheduling with reduced register pressure. "IEEE transactions on computers", Juny 1998, vol. 47, núm. 6, p. 625-638. |
dc.identifier.citation | 0018-9340 |
dc.identifier.citation | 10.1109/12.689643 |
dc.identifier.uri | http://hdl.handle.net/2117/100126 |
dc.language.iso | eng |
dc.relation | http://ieeexplore.ieee.org/document/689643/ |
dc.rights | info:eu-repo/semantics/openAccess |
dc.subject | Àrees temàtiques de la UPC::Informàtica::Arquitectura de computadors |
dc.subject | Compilers (Computer programs) |
dc.subject | Linear programming |
dc.subject | Parallel programming (Computer science) |
dc.subject | Instruction scheduling |
dc.subject | Loop scheduling |
dc.subject | Software pipelining |
dc.subject | Register allocation |
dc.subject | Register spilling |
dc.subject | Compiladors (Programes d'ordinador) |
dc.subject | Programació lineal |
dc.subject | Programació en paral·lel (Informàtica) |
dc.title | Modulo scheduling with reduced register pressure |
dc.type | info:eu-repo/semantics/publishedVersion |
dc.type | info:eu-repo/semantics/article |
dc.description.abstract | |
dc.description.abstract |