Este TFC se centra en el diseño de un linealitzador de Predistorsión Digital (Digital Predistortion - DPD) capaz de compensar la dinámica y los efectos no lineales introducidos por los amplificadores de Potencia (Power Amplifiers - PAS). Uno de los rasgos más relevantes de este predistorsionador digital y adaptativo consiste en ser deducible a partir de un modelo de PA llamado Nonlinear Auto-Regressive Moving Average (NARMA). Además, su arquitectura multi-LUT (multi-tabla) permite la implementación en un dispositivo Field Programmable Gate Array (FPGA). El hecho de que este DPD tenga en cuenta los efectos de memoria introducidos por el PA, representa una clara mejora de las prestaciones conseguidas por un simple DPD sin memoria. En comparación con otros DPDs basados en modelos computacionalmente más complejos, la estructura recursiva del DPD propuesto permite reducir el número de LUTs necesarias para compensar los efectos de memoria del PA. En una primera aproximación al diseño del DPD, es necesario identificar el modelo NARMA del PA. Uno de los mayores ventajas que presenta el modelo NARMA es su capacidad para encontrar un compromiso entre la fidelidad en la estimación del PA y la complejidad computacional introducida. Una vez obtenido el modelo NARMA del PA, se procede a la obtención de la función de predistorsión a través del método de identificación predictivo. Este método se basa en la continua identificación del modelo NARMA del PA y posteriormente, a partir del modelo obtenido, se fuerza al PA para que se comporte de manera lineal. Para poder implementar la función de predistorsió en la FPGA, es necesario primero expresarla en forma de combinaciones en paralelo y en cascada de las llamadas Celdas Básicas de Predistorsión (BPCs), que son las unidades fundamentales que componen el DPD. Una BPC está formada por un multiplicador complejo, un puerto RAM dual que actúa como LUT (tabla de registros) y un calculador de direcciones. Las LUTs se indexan mediante el módulo de la envolvente de la señal.