El proyecto consiste en el desarrollo desde 0 de un módulo de memoria SRAM con el protocolo definido en el manual de usuario de la librería RASCLib de una máquina Altix 4700. El módulo se tiene que escribir en un lenguaje de descripción hardware (HDL). Además, se quiere que la generación de este modulo pueda autómatica para poder variar algunos parametros como pueden ser capacidad, modo de direccionamiento, anchura de la memoria, etc. El objetivo principal de este módulo de memória es poder simular códigos de programas escritos en HDL, sin la necesidad de tener que mapearlos fisicamente en hardware. Esto facilita enormemente el trabajo de investigación y desarrollo de prototipos de programas en HDL. Un segundo objetivo, a largo plazo, y que en principio no entra dentro de este proyecto es probar nuevos paradigmas de programación, mapeando el módulo de memoria físicamente a una FPGA. Por esto mismo, el código tiene que estar escrito de tal forma que sea viable su mapeo físico en una FPGA. Principalmente el plan de actividades es: - Estudio del protocolo de la memoria SRAM de los manuales de RASCLib - Estudio del lenguaje de programación verilog (HDL) - Implementación de pequeños programas en verilog para familiarizarse con el lenguaje y el entorno de simulación - Implementación de un primer módulo de memoria SRAM, y testear su funcionamiento. - Implementación de un generador automático de memorias SRAM, que sea parametrizable. - Testeo de programas desarrollados para la SRAM fisica de la FPGA, pero utilizando el modulo de memoria SRAM. - Mapeo fisico de la SRAM en la FPGA. - Escritura del documento de PFC