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Universitat Politècnica de Catalunya
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| dc.contributor | Universitat Politècnica de Catalunya. Departament d'Arquitectura de Computadors |
|---|---|
| dc.contributor | Universitat Politècnica de Catalunya. CAP - Grup de Computació d'Altes Prestacions |
| dc.contributor.author | Espasa Sans, Roger |
| dc.contributor.author | Valero Cortés, Mateo |
| dc.date | 1997-09 |
| dc.identifier.citation | Espasa, R., Valero, M. Exploiting instruction-and data-level parallelism. "IEEE micro", Setembre 1997, vol. 17, núm. 5, p. 20-27. |
| dc.identifier.citation | 0272-1732 |
| dc.identifier.citation | 10.1109/40.621210 |
| dc.identifier.uri | http://hdl.handle.net/2117/103411 |
| dc.language.iso | eng |
| dc.relation | http://ieeexplore.ieee.org/document/621210/ |
| dc.rights | info:eu-repo/semantics/openAccess |
| dc.subject | Àrees temàtiques de la UPC::Informàtica::Arquitectura de computadors |
| dc.subject | Parallel processing (Electronic computers) |
| dc.subject | Vector processor systems |
| dc.subject | Performance evaluation |
| dc.subject | Processament en paral·lel (Ordinadors) |
| dc.title | Exploiting instruction-and data-level parallelism |
| dc.type | info:eu-repo/semantics/publishedVersion |
| dc.type | info:eu-repo/semantics/article |
| dc.description.abstract | |
| dc.description.abstract |
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