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Hypernode reduction modulo scheduling
Llosa Espuny, José Francisco; Valero Cortés, Mateo; Ayguadé Parra, Eduard; González Colás, Antonio María
Universitat Politècnica de Catalunya. Departament d'Arquitectura de Computadors; Universitat Politècnica de Catalunya. CAP - Grup de Computació d'Altes Prestacions; Universitat Politècnica de Catalunya. ARCO - Microarquitectura i Compiladors
-Àrees temàtiques de la UPC::Informàtica::Arquitectura de computadors
-Linear programming
-Instruction scheduling
-Loop scheduling
-Software pipelining
-Register allocation
-Register spilling
-Programació lineal
Artículo - Versión publicada
Objeto de conferencia
Institute of Electrical and Electronics Engineers (IEEE)
         

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