Para acceder a los documentos con el texto completo, por favor, siga el siguiente enlace: http://hdl.handle.net/2117/106190
dc.contributor | Universitat Politècnica de Catalunya. Departament d'Arquitectura de Computadors |
---|---|
dc.contributor | Universitat Politècnica de Catalunya. CAP - Grup de Computació d'Altes Prestacions |
dc.contributor.author | Santana Jaria, Oliverio J. |
dc.contributor.author | Falcón Samper, Ayose Jesus |
dc.contributor.author | Ramírez Bellido, Alejandro |
dc.contributor.author | Valero Cortés, Mateo |
dc.date | 2009-04 |
dc.identifier.citation | Santana, O., Falcón, A., Ramírez, A., Valero, M. DIA: A complexity-effective decoding architecture. "IEEE transactions on computers", Abril 2009, vol. 58, núm. 4, p. 448-462. |
dc.identifier.citation | 0018-9340 |
dc.identifier.citation | 10.1109/TC.2008.170 |
dc.identifier.uri | http://hdl.handle.net/2117/106190 |
dc.language.iso | eng |
dc.relation | http://ieeexplore.ieee.org/document/4624251/ |
dc.rights | info:eu-repo/semantics/openAccess |
dc.subject | Àrees temàtiques de la UPC::Informàtica::Arquitectura de computadors |
dc.subject | Microprocessors |
dc.subject | Logic design |
dc.subject | Superscalar processor design |
dc.subject | CISC instruction decoding |
dc.subject | Variable-length ISA |
dc.subject | Branch predictor |
dc.subject | Code caching |
dc.subject | Microprocessadors |
dc.subject | Estructura lògica |
dc.title | DIA: A complexity-effective decoding architecture |
dc.type | info:eu-repo/semantics/publishedVersion |
dc.type | info:eu-repo/semantics/article |
dc.description.abstract | |
dc.description.abstract |