To access the full text documents, please follow this link: http://hdl.handle.net/2117/102823
dc.contributor | Universitat Politècnica de Catalunya. Departament d'Arquitectura de Computadors |
---|---|
dc.contributor | Universitat Politècnica de Catalunya. CAP - Grup de Computació d'Altes Prestacions |
dc.contributor.author | Moreto Planas, Miquel |
dc.contributor.author | Cazorla, Francisco |
dc.contributor.author | Ramírez Bellido, Alejandro |
dc.contributor.author | Valero Cortés, Mateo |
dc.date | 2007-01 |
dc.identifier.citation | Moreto, M., Cazorla, F., Alex Ramirez, Valero, M. Explaining dynamic cache partitioning speed ups. "IEEE computer architecture letters", Gener 2007, vol. 6, núm. 1, p. 1-4. |
dc.identifier.citation | 1556-6056 |
dc.identifier.citation | 10.1109/L-CA.2007.3 |
dc.identifier.uri | http://hdl.handle.net/2117/102823 |
dc.language.iso | eng |
dc.relation | http://ieeexplore.ieee.org/document/4278824/ |
dc.rights | info:eu-repo/semantics/openAccess |
dc.subject | Àrees temàtiques de la UPC::Informàtica::Arquitectura de computadors |
dc.subject | Microprocessors |
dc.subject | Cache memory |
dc.subject | Microprocessor chips |
dc.subject | Cache storage |
dc.subject | Microprocessadors |
dc.subject | Memòria ràpida de treball (Informàtica) |
dc.title | Explaining dynamic cache partitioning speed ups |
dc.type | info:eu-repo/semantics/publishedVersion |
dc.type | info:eu-repo/semantics/article |
dc.description.abstract | |
dc.description.abstract |