Implementació de la segmentació d'un processador SISP-I-3 en una FPGA

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Para acceder a los documentos con el texto completo, por favor, siga el siguiente enlace: http://hdl.handle.net/2099.1/18782

dc.contributor	Cruz Díaz, Josep Llorenç
dc.contributor.author	Anglada Sánchez, Martí
dc.date	2013-06-20
dc.identifier.citation	89434
dc.identifier.uri	http://hdl.handle.net/2099.1/18782
dc.language.iso	cat
dc.publisher	Universitat Politècnica de Catalunya
dc.rights	info:eu-repo/semantics/openAccess
dc.subject	Àrees temàtiques de la UPC::Informàtica::Arquitectura de computadors
dc.subject	VHDL (Computer hardware description language)
dc.subject	Microprocessors
dc.subject	segmentació
dc.subject	pipeline
dc.subject	SISA-3
dc.subject	curtcircuit
dc.subject	FPGA
dc.subject	predictor de salt
dc.subject	segmentation
dc.subject	bypass
dc.subject	branch predictor
dc.subject	Microprocessadors
dc.subject	VHDL (Llenguatge de descripció de maquinari)
dc.title	Implementació de la segmentació d'un processador SISP-I-3 en una FPGA
dc.type	info:eu-repo/semantics/bachelorThesis
dc.description.abstract	[CATALÀ] Aquest projecte proposa segmentar el processador senzill implementat a l'assignatura PEC seguint les guies de l'assignatura AC2. Es segmentarà en 6 etapes i s'implementaran curtcircuits i un predictor estàtic de salt. S'implementa també una gestió de mode privilegiat i d'intenterrupcions.
dc.description.abstract	[ANGLÈS] The goal of this project is to implement the design of the pipelined processor learnt during the subject AC2 in the processor written during the subject PEC. A pipeline of 6 stages will be implemented, as well as bypasses and a static branch predicor. Interruption management through privileged mo

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