Para acceder a los documentos con el texto completo, por favor, siga el siguiente enlace: http://hdl.handle.net/2117/16281
dc.contributor | Universitat Politècnica de Catalunya. Departament d'Enginyeria Electrònica |
---|---|
dc.contributor | Universitat Politècnica de Catalunya. HIPICS - Grup de Circuits i Sistemes Integrats d'Altes Prestacions |
dc.contributor.author | Aymerich Capdevila, Nivard |
dc.contributor.author | Rubio Sola, Jose Antonio |
dc.date | 2012-07 |
dc.identifier.citation | Aymerich, N.; Rubio, J.A. Fault-tolerant nanoscale architecture based on linear threshold gates with redundancy. "Microprocessors and microsystems", Juliol 2012, vol. 36, núm. 5, p. 420-426. |
dc.identifier.citation | 0141-9331 |
dc.identifier.citation | 10.1016/j.micpro.2012.02.003 |
dc.identifier.uri | http://hdl.handle.net/2117/16281 |
dc.language.iso | eng |
dc.relation | http://dx.doi.org/10.1016/j.micpro.2012.02.003 |
dc.relation | info:eu-repo/grantAgreement/EC/FP7/248789/EU/TERASCALE RELIABLE ADAPTIVE MEMORY SYSTEMS/TRAMS |
dc.rights | Attribution-NonCommercial-NoDerivs 3.0 Spain |
dc.rights | info:eu-repo/semantics/openAccess |
dc.rights | http://creativecommons.org/licenses/by-nc-nd/3.0/es/ |
dc.subject | Àrees temàtiques de la UPC::Enginyeria electrònica::Microelectrònica::Processadors digitals |
dc.subject | Integrated circuits --Fault tolerance |
dc.subject | Tolerància als errors (Enginyeria) |
dc.title | Fault-tolerant nanoscale architecture based on linear threshold gates with redundancy |
dc.type | info:eu-repo/semantics/publishedVersion |
dc.type | info:eu-repo/semantics/article |
dc.description.abstract | |
dc.description.abstract |