2026-04-19T14:09:02Zhttps://recercat.cat/oai/request

oai:recercat.cat:2117/4465602025-11-19T04:45:02Zcom_2072_1033col_2072_452951

Implementation of bit-manipulation extensions on Sargantana RISC-V core Gilabert Gámez, Raúl Universitat Politècnica de Catalunya. Departament d'Arquitectura de Computadors Barcelona Supercomputing Center Moretó Planas, Miquel Rodas Quiroga, Narcís Àrees temàtiques de la UPC::Informàtica::Arquitectura de computadors RISC microprocessors RISC-V Sargantana Manipulació de bits RTL Microarquitectura SIMD Disseny de hardware SystemVerilog Codi obert Hardware design Open-source Open-source Open-source Microprocessadors RISC L'objectiu d'aquest treball de final de grau és implementar en RTL el conjunt d'instruccions de manipulació de bits en el processador RISC-V en ordre Sargantana. Això resultarà en un increment en el rendiment del nucli tant en processament genèric com en aplicacions específiques que aprofiten principalment aquestes instruccions. El treball mostra el desenvolupament i verificació del correcte funcionament d'aquestes instruccions, la posterior anàlisi d'increment d'àrea i l'increment del rendiment fent proves d'execució de diferents codis tant en simulació per software com en emulació a una FPGA. Les extensions implementades en aquest treball es centren en 4 blocs diferents però amb certa relació entre si: càlcul d'adreces de memòria (Zba), operacions bàsiques de manipulació de bits (Zbb), tractament de bits individuals d'un registre (Zbs) i operacions bàsiques de manipulació de bits en registres vectorials (Zvbb). Aquesta implementació ha provocat un creixement de l'àrea del processador d'un 0.8% per a les instruccions escalars (Zba, Zbb i Zbs) i d'un 1.6% per a les vectorials (Zvbb). Amb aquestes instruccions s'ha aconseguit un creixement del rendiment en aplicacions de criptografia postquàntica per sobre de x2, entre un x1.13 i x1.38 en càlcul de hashes de fitxers amb algorismes ampliament estesos i fins a un x1.2x en benchmarks bàsics específics. The goal of this bachelor's thesis is to implement in RTL the set of instructions for bit manipulation on the in-order RISC-V core Sargantana. This will lead to an increase in the core's performance on general processing and also on specific applications that exploit these instructions. The thesis shows the RTL implementation, verification, area increase analysis, and performance increase by executing benchmarks on software simulation and FPGA emulation. The extensions implemented in this thesis are divided into 4 blocks with a common relation: memory addresses calculation (Zba), basic bit-manipulation operations (Zbb), single-bit operations (Zbs), and basic bit-manipulation operations on vector registers (Zvbb). The implementation of these extensions has caused an increase of the core's area of 0.8% with the scalar instructions (Zba, Zbb, and Zbs) and of 1.6% on the vector ones. With these instructions, we have obtained a speed-up above x2 on post-quantum cryptography applications, between x1.13 and x1.38 on hash calculation on common algorithms, and up to x1.2 on selected basic benchmarks. El objetivo de este trabajo de final de grado es implementar en RTL el conjunto de extensiones de manipulación de bits en el procesador RISC-V en orden Sargantana. Esto resultará en un incremento en el rendimiento del núcleo tanto en procesamiento genérico como en aplicaciones específicas que aprovechan principalmente estas instrucciones. El trabajo muestra el desarrollo y verificación del correcto funcionamiento de estas instrucciones, el posterior análisis de incremento de área y el incremento en el rendimiento haciendo pruebas de ejecución de diferentes códigos tanto en simulación por software como en emulación en una FPGA. Las extensiones implementadas en este trabajo se centran en 4 bloques diferentes pero con cierta relación entre sí: cálculo de direcciones de memoria (Zba), operaciones básicas de manipulación de bits (Zbb), tratamiento de bits individuales de un registro (Zbs) y operaciones básicas de manipulación de bits en registros vectoriales (Zvbb). Esta implementación ha provocado un crecimiento del área del procesador de un 0.8 % para las instrucciones escalares (Zba, Zbb y Zbs) y de un 1.6 % en las vectoriales (Zvbb). Con estas instrucciones se ha conseguido una mejora del rendimiento en aplicaciones de criptografía postcuántica por encima de x2, entre un x1.13 y x1.38 en cálculo de hashes de ficheros con algoritmos ampliamente extendidos y hasta x1.2 en benchmarks básicos específicos. 2025-07-01 Bachelor thesis https://hdl.handle.net/2117/446560 197071 http://hdl.handle.net/2117/446560 eng Open Access application/pdf Universitat Politècnica de Catalunya