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oai:recercat.cat:2117/3487852025-07-22T21:05:27Zcom_2072_1033col_2072_452951

Virtualization extension to a RISC-V processor Van Den Berg Franco, Gerard Computer architecture RISCV Hypervisor SystemVerilog Arquitectura d'ordinadors Este trabajo consiste en implementar la especificación del hypervisor de la ISA RISC-V en una CPU ya existente. Esto incluye la adición de nuevos registros a la CPU, incluidos los virtuales, la modificación de la gestión de interrupciones y excepciones, la implementación de nuevas instrucciones y el diseño de un mecanismo de traducción de direcciones en dos pasos. El objetivo de este informe es documentar el proceso y servir de referencia a otros que quieran implementarlo. This work consist on implementing the hypervisor specification of the RISC-V ISA on an already existing CPU. This includes adding new registers to the CPU, including virtual ones, modifying the interrupt and exception management,implementing new instructions and designing a Two Step Address translation mechanism. The objective of this report is to document the process, and to serve as reference to others wanting to implement it. 2021-04 Bachelor thesis Open Access Universitat Politècnica de Catalunya