2026-04-17T06:51:38Zhttps://recercat.cat/oai/requestoai:recercat.cat:2099.1/91712025-07-22T16:55:40Zcom_2072_1033col_2072_452951
Tecnologia d'integració d'equips de test automàtic per a l'optimització del test en producció de xips a baix cost
Farré Lozano, Maria Goretti
Universitat Politècnica de Catalunya. Departament d'Enginyeria Electrònica
Fransi Palos, Sergi
Àrees temàtiques de la UPC::Enginyeria electrònica::Microelectrònica::Circuits integrats
Integrated circuits -- Testing
Circuits integrats -- Testeig
El present projecte de final de carrera es basa en el disseny i implementació d’un equip de
test que pot arribar a testejar en paral·lel fins a quatre xips de baixes prestacions.
Cadascun d’aquests xips és analitzat per un tester anomenat MicroTester, el qual és una
configuració ja implementada en el que hi vaig col·laborar.
El prototip que es presenta, anomenat MultiSite_MT, és dissenyat per tal de situar el
MicroTester dins de l’àmbit del test de xips en producció amb les característiques de mínim
cost i consum. En l’actualitat, aquests dos factors prenen valors molt elevats; en el cas del
cost del test per exemple, s’ha arribat a tal punt que testejar un xip pot ser tant o més car
que fabricar-lo. Per tant, és necessària una contínua anàlisi de la reducció dels seus
efectes.
Per tal de situar els objectius del projecte, s’ha iniciat la memòria amb una part introductòria
conceptual que descriu les característiques més importants que defineixen l’etapa del test
en la producció de xips: la descripció dels tipus de test que es realitzen en el procés de
fabricació, les tendències i els nous reptes a millorar en el test, la classificació dels actuals
testers que treballen en paral·lel, i l’anàlisi dels factors que afecten en el cost del test.
Un cop presentada la situació actual, es procedeix a la descripció de la solució proposada.
Inicialment es resumeix l’arquitectura MicroTester i l’entorn en què s’ha implementat. Tot
seguit, es presenta el prototip del projecte: MultiSite_MT. Aquest es basa en el disseny d’un
tester en paral·lel de quatre xips, cadascun dels quals és testejat i analitzat per un
MicroTester. És implementat per una FPGA que també emmagatzema el conjunt de
vectors de test dirigits a cada xip i els seus possibles errors produïts durant el test, en una
memòria Flash interna. L’enginyer de test pot controlar l’equip des d’una interfície exterior a
través de la qual pot donar l’ordre d’inici dels tests, enviar el conjunt de vectors de test de
cada xip, o bé llegir els errors produïts, a la vegada que pot visualitzar en tot moment l’estat
dels quatre tests. La comunicació entre aquests sistemes es realitza mitjançant un mòdul
UART que agrupa les dades rebudes a través d’un port sèrie, i les envia cap a un
microcontrolador integrat que controla i distribueix tota la informació segons sigui el seu
destí. Aquests dos mòduls també poden treballar en sentit contrari, transmetent la
informació requerida cap a la interfície del PC que controla l’enginyer de test.
El darrer punt analitzat en aquest projecte són les proves experimentals, on es pot
comprovar el correcte funcionament de l’equip amb una elevada eficiència de paral·lelisme
en el test.
En definitiva, en aquest projecte queda demostrada la viabilitat d’un tester específic per a
xips de baixes prestacions, econòmic, de baix consum, escalable i amb una gran facilitat
d’implementació per a qualsevol hardware que el suporti.
2009-12
Master thesis (pre-Bologna period)
https://hdl.handle.net/2099.1/9171
cat
http://creativecommons.org/licenses/by-nc-nd/3.0/es/
Open Access
Attribution-NonCommercial-NoDerivs 3.0 Spain
application/pdf
application/pdf
Universitat Politècnica de Catalunya