Per accedir als documents amb el text complet, si us plau, seguiu el següent enllaç: http://hdl.handle.net/2099.1/2990

Anàlisi de la predicció del yield de circuits integrats a nivell d’oblia:Influència de la posició i de les agrupacions
Castillo Muñoz, Raül
Universitat Politècnica de Catalunya. Departament d'Enginyeria Electrònica; Rodríguez Montañés, Rosa
L’obtenció d’una eina que permeti extreure dades sobre la distribució de les agrupacions de daus defectuosos en la fabricació de xips és una de les idees centrals d’aquest projecte. Per poder facilitar l’estudi sobre les lleis físiques que governen la creació d’aquestes agrupacions s’ha desenvolupat una aplicació software creada sobre MATLAB©.Durant la primera part de la memòria s’explicarà, d’una manera general, la fabricació de xips, les possibles causes d’errors, i les dades disponibles sobre aquestes fallades (pertanyents a la fàbrica que PHILIPS© té a Nijmegen, Holanda). Durant aquest informe s’explicarà com fer servir aquest software per visualitzar les dades aconseguides empíricament, i s’exposaran algunes conclusions tretes de d’utilització del comentat software, encara que aquest anàlisi no és l’objectiu d’aquest projecte. Tot el codi font creat per aquest fi es pot consultar a l’annex d’aquest informe, així com diferents taules i gràfiques relacionades amb els estudis duts a terme.Una d’aquestes possibles lleis físiques que contribueixen a la fallada d’un dau és lainfluència de l’estat correcte o erroni dels daus en les posicions adjacents. Aquesta idea vaser publicada i ratificada per un grup d’enginyers d’Intel Group© al 2001 (veure referència bibliogràfica [5]). En la segona part d’aquest projecte es desenvoluparà l’aplicació software necessària per a dur a terme aquest estudi, i es procedirà a estudiar la existència d’aquestes influències en les dades disponibles. La comprovació de la generalització dels resultats d’Intel, és el segon objectiu d’aquest projecte. Tanmateix, i fent servir la segona part de l’article anterior (Veure referència bibliogràfica [6]) com a guió per les proves a realitzar, s’ha comprovat la no validesa del mètode exposat per les dades disponibles.
Àrees temàtiques de la UPC::Enginyeria electrònica::Microelectrònica::Circuits integrats
info:eu-repo/semantics/bachelorThesis
Universitat Politècnica de Catalunya
         

Mostra el registre complet del document