dc.contributor |
Universitat Politècnica de Catalunya. Departament d'Arquitectura de Computadors |
dc.contributor |
Villavieja Prados, Carlos |
dc.contributor.author |
Álvarez Hernández, Jesús |
dc.date |
2010-01-29 |
dc.identifier.uri |
http://hdl.handle.net/2099.1/8978 |
dc.language.iso |
spa |
dc.publisher |
Universitat Politècnica de Catalunya |
dc.rights |
Attribution-NonCommercial-NoDerivs 3.0 Spain |
dc.rights |
info:eu-repo/semantics/openAccess |
dc.rights |
http://creativecommons.org/licenses/by-nc-nd/3.0/es/ |
dc.subject |
Àrees temàtiques de la UPC::Informàtica::Hardware |
dc.subject |
Multiprocessors |
dc.subject |
Infraestructura CycleSim |
dc.subject |
Multiprocessadors |
dc.title |
Desarrollo de un multiprocesador superescalar in-order en CycleSim |
dc.type |
info:eu-repo/semantics/bachelorThesis |
dc.description.abstract |
La evolución del campo de la informática ha sido impresionante desde
su nacimiento. Si echamos un vistazo a la historia de la informática podremos
apreciar los grandes cambios generados y el gran aumento de la capacidad
computacional de los ordenadores hasta la actualidad. Este gran progreso de la
oferta es fruto de una insaciable demanda poder computacional, hasta hoy en
día. Actualmente los procesadores han encontrado un límite físico que les
impide evolucionar según la Ley de Moore, obligando a los fabricantes de
microprocesadores a investigar nuevas técnicas y tecnologías para paliar la
demanda del mercado.
Debido a las anteriores premisas, surge un proyecto para desarrollar un
simulador capaz de emular el trabajo de un microprocesador basado en la
infraestructura CycleSim, con el objetivo de estudiar los cambios en el
rendimiento de un procesador modificando la configuración de los diferentes
elementos de este.
El proyecto al cual hace referencia esta memoria es una de las piezas del
proyecto anteriormente mencionado. Concretamente se centra en desarrollar
una CPU superescalar “in-order” para la infraestructura CycleSim, partiendo de
una versión inicial ya existente. Además aumentará el número de instrucciones
reconocidas por la CPU para poder generar trazas más completas a simular. |