To access the full text documents, please follow this link: http://hdl.handle.net/2117/110488

Circuit design of a dual-versioning L1 data cache for optimistic concurrency
Seyedi, Azam; Armejach, Adrià; Cristal Kestelman, Adrián; Unsal, Osman Sabri; Hur, Ibrahim; Valero Cortés, Mateo
Universitat Politècnica de Catalunya. Departament d'Arquitectura de Computadors; Universitat Politècnica de Catalunya. CAP - Grup de Computació d'Altes Prestacions
Àrees temàtiques de la UPC::Informàtica::Arquitectura de computadors
Multiprocessors
Parallel processing (Electronic computers)
Data cache design
Optimistic concurrency
Parallelism
Multiprocessadors
Processament en paral·lel (Ordinadors)
info:eu-repo/semantics/publishedVersion
Report
         

Show full item record

Related documents

Other documents of the same author

Titos Gil, Rubén; Acacio, Manuel E.; García, José M.; Harris, Tim; Cristal Kestelman, Adrián; Unsal, Osman Sabri; Hur, Ibrahim; Valero Cortés, Mateo
Stipic, Srdjan; Armejach, Adrià; Unsal, Osman Sabri; Cristal Kestelman, Adrián; Valero Cortés, Mateo
Sonmez, Nehir; Arcas Abella, Oriol; Sayilar, Gokhan; Unsal, Osman Sabri; Cristal Kestelman, Adrián; Hur, Ibrahim; Singh, Satnam; Valero Cortés, Mateo
Sönmez, Nehir; Arcas, O.; Sayilar, G.; Unsal, Osman Sabri; Cristal Kestelman, Adrián; Hur, Ibrahim; Singh, S.; Valero Cortés, Mateo
Seyedi, Azam; Yalcin, Gulay; Unsal, Osman Sabri; Cristal Kestelman, Adrián
 

Coordination

 

Supporters