Para acceder a los documentos con el texto completo, por favor, siga el siguiente enlace: http://hdl.handle.net/2117/103408
dc.contributor | Universitat Politècnica de Catalunya. Departament d'Arquitectura de Computadors |
---|---|
dc.contributor | Universitat Politècnica de Catalunya. CAP - Grup de Computació d'Altes Prestacions |
dc.contributor.author | Ramírez Bellido, Alejandro |
dc.contributor.author | Larriba Pey, Josep |
dc.contributor.author | Valero Cortés, Mateo |
dc.date | 2001-11 |
dc.identifier.citation | Ramírez, A., Larriba, J., Valero, M. Instruction fetch architectures and code layout optimizations. "Proceedings of the IEEE", Novembre 2001, vol. 89, núm. 11, p. 1588-1609. |
dc.identifier.citation | 0018-9219 |
dc.identifier.citation | 10.1109/5.964440 |
dc.identifier.uri | http://hdl.handle.net/2117/103408 |
dc.language.iso | eng |
dc.relation | http://ieeexplore.ieee.org/document/964440/ |
dc.rights | info:eu-repo/semantics/openAccess |
dc.subject | Àrees temàtiques de la UPC::Informàtica::Arquitectura de computadors |
dc.subject | Parallel processing (Electronic computers) |
dc.subject | Microprocessors |
dc.subject | Branch prediction |
dc.subject | Code layout |
dc.subject | Instruction fetch |
dc.subject | Trace cache |
dc.subject | Processament en paral·lel (Ordinadors) |
dc.subject | Microprocessadors |
dc.title | Instruction fetch architectures and code layout optimizations |
dc.type | info:eu-repo/semantics/publishedVersion |
dc.type | info:eu-repo/semantics/article |
dc.description.abstract | |
dc.description.abstract |