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Instruction fetch architectures and code layout optimizations
Ramírez Bellido, Alejandro; Larriba Pey, Josep; Valero Cortés, Mateo
Universitat Politècnica de Catalunya. Departament d'Arquitectura de Computadors; Universitat Politècnica de Catalunya. CAP - Grup de Computació d'Altes Prestacions
Àrees temàtiques de la UPC::Informàtica::Arquitectura de computadors
Parallel processing (Electronic computers)
Microprocessors
Branch prediction
Code layout
Instruction fetch
Trace cache
Processament en paral·lel (Ordinadors)
Microprocessadors
info:eu-repo/semantics/publishedVersion
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