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Modulo scheduling with integrated register spilling for clustered VLIW architectures
Zalamea León, Francisco Javier; Llosa Espuny, José Francisco; Ayguadé Parra, Eduard; Valero Cortés, Mateo
Universitat Politècnica de Catalunya. Departament d'Arquitectura de Computadors; Universitat Politècnica de Catalunya. CAP - Grup de Computació d'Altes Prestacions
Àrees temàtiques de la UPC::Informàtica::Arquitectura de computadors
Parallel processing (Electronic computers)
Microprocessors -- Energy consumption
Parallel architectures
Power consumption
Processor scheduling
Storage management
Processament en paral·lel (Ordinadors)
Microprocessadors -- Consum d'energia
info:eu-repo/semantics/publishedVersion
info:eu-repo/semantics/conferenceObject
Institute of Electrical and Electronics Engineers (IEEE)
         

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