Para acceder a los documentos con el texto completo, por favor, siga el siguiente enlace: http://hdl.handle.net/2117/82027

RTL synthesis: From logic synthesis to automatic pipelining
Cortadella Fortuny, Jordi; Galcerán Oms, Marc; Kishinevsky, Mike; Sapatnekar, Sachin S.
Universitat Politècnica de Catalunya. Departament de Ciències de la Computació; Universitat Politècnica de Catalunya. ALBCOM - Algorismia, Bioinformàtica, Complexitat i Mètodes Formals
Àrees temàtiques de la UPC::Enginyeria electrònica::Circuits electrònics
Semiconductor industry
Logic design
Design automation
Logic synthesis
High-level synthesis
Architectural pipelining
Timing elasticity
Semiconductors -- Indústria i comerç
Estructura lògica
info:eu-repo/semantics/submittedVersion
Artículo
         

Mostrar el registro completo del ítem

Documentos relacionados

Otros documentos del mismo autor/a

Bufistov, Dmitry; Cortadella Fortuny, Jordi; Galcerán Oms, Marc; Julvez Bueno, Jorge Emilio; Kishinevsky, Mike
Galcerán Oms, Marc; Cortadella Fortuny, Jordi; Kishinevsky, Mike
Cortadella Fortuny, Jordi; Lavagno, Luciano; López Muñoz, Pedro; Lupon Navazo, Marc; Moreno Vega, Alberto; Roca Pérez, Antoni; Sapatnekar, Sachin S.
Cortadella Fortuny, Jordi; Lavagno, Luciano; López Muñoz, Pedro; Lupon Navazo, Marc; Moreno Vega, Alberto; Roca Pérez, Antoni; Sapatnekar, Sachin S.
Carmona Vargas, Josep; Cortadella Fortuny, Jordi; Kishinevsky, Mike