Para acceder a los documentos con el texto completo, por favor, siga el siguiente enlace: http://hdl.handle.net/2117/86176
dc.contributor | Universitat Politècnica de Catalunya. Departament d'Arquitectura de Computadors |
---|---|
dc.contributor | Canal Corretger, Ramon |
dc.contributor | Cruz Díaz, Josep Llorenç |
dc.contributor.author | Expósito Piñol, Luis |
dc.date | 2016-04-21 |
dc.identifier.citation | 113022 |
dc.identifier.uri | http://hdl.handle.net/2117/86176 |
dc.language.iso | eng |
dc.publisher | Universitat Politècnica de Catalunya |
dc.rights | info:eu-repo/semantics/openAccess |
dc.subject | Àrees temàtiques de la UPC::Enginyeria de la telecomunicació::Telemàtica i xarxes d'ordinadors |
dc.subject | Neural networks (Computer science) |
dc.subject | Field programmable gate arrays |
dc.subject | Xarxa Neuronal |
dc.subject | FPGA |
dc.subject | Accelerador |
dc.subject | VHDL |
dc.subject | Neural Network |
dc.subject | Accelerator |
dc.subject | Xarxes neuronals (Informàtica) |
dc.subject | Matrius de portes programables in situ |
dc.title | Hardware-Accelerated neural network |
dc.type | info:eu-repo/semantics/masterThesis |
dc.description.abstract |