[ANGLÈS] The constant reduction of the size of transistors along the last decades, and the consequent increase in the density of ICs (Integrated Circuits) has revealed a number of previously unknown problems. To overcome them, improvements have been needed at all levels. In manufacturing, where it was necessary to improve production techniques, to incorporate more effective materials and to create more efficient circuits, or design, where the parasitic capacity or the "noise" on interconnections and power lines have gone from being irrelevant to have critical importance for the proper functioning of the devices. As a result, it was necessary to create instruments and tools to anticipate and correct these phenomena. The scope of this project focuses on one of these problems, the noise in the IC’s internal power network, one of these relatively unimportant phenomena during the first decades of the era of ICs and critical today. Specifically, the project aims to validate two mathematical models, the implementation of which would be in the early stages of an Internal Power Network design (Power Distribution Network or PDN from now on). In this initial phase, the appropriate allocation of resources to the PDN (basically, the amount of metal, dedicated to its construction) is vital to reduce extra costs and loss of performance of the circuit. Existing tools that analyze the power network on all its complexity, either oversize this assignment a lot, hindering other design phases due to the lack of resources, or, given the complexity of the network (hundreds of millions of RLC components are used to characterize them), it is verified once designed, at the risk of having to make general changes if specifications are not met. To avoid these problems, new tools are needed to approximately analyze the PDN, reducing the complexity of the problem in stages where he lack of information on the rest of the IC makes a lack of accuracy more acceptable, also reducing the computational cost. To validate the models mentioned above, which address this problem, an IC is designed, following general rules, but slightly adapting them to the needs of these models. This IC will be able provide information on various points of its own PDN, so that the PDN can be studied in different work regimes. Once we dispose of the designed IC, measurements on its behaviour will be performed, and the results will be compared to those provided by the models and the simulation tools.

[CASTELLÀ] La constante reducción de las dimensiones de los transistores a lo largo de las últimas décadas, y el incremento consecuente de densidad en los ICs (Circuitos Integrados) ha revelado toda una serie de nuevos problemas desconocidos anteriormente. Para superarlos, han hecho falta mejoras a todos los niveles. En el de fabricación, donde ha sido necesario mejorar las técnicas de producción, incorporar el uso de materiales más efectivos y diseñar circuitos con estructuras más eficientes, o en el de diseño, donde la capacidad parásita o el “ruido” en las interconexiones o a las líneas de alimentación, han pasado de ser irrelevantes a tener una importancia crítica para el buen funcionamiento de los dispositivos, y, como consecuencia, ha sido necesario crear instrumentos y herramientas para prever y corregir estos fenómenos. El ámbito de este proyecto se centra en una de estas problemáticas, el ruido en la red de alimentación interna de los ICs, uno de estos fenómenos relativamente poco importantes durante las primeras décadas de la era de los ICs y críticos en la actualidad. Concretamente, el proyecto se propone validar unos modelos matemáticos, la aplicación de los cuales se encontraría en las primeras etapas del diseño actual de una red de alimentación interna (Power Distribution Network o PDN). En esta fase inicial, la asignación adecuada de recursos a la PDN (básicamente, la cantidad de metal dedicada a su construcción) es vital para reducir sobrecostes y la posible pérdida de prestaciones del circuito. Las herramientas actuales que analizan la red de alimentación, o bien sobredimensionan mucho esta asignación, dificultando otras fases del diseño per la falta de recursos, o bien, dada la complejidad de la red (centenares de millones de componentes R-L-C empleados per a caracterizarlas con precisión), esta se verifica una vez diseñada, con el riesgo de tener que hacer cambios generales si se comprueba que no se alcanzan las especificaciones. Para evitar estas problemáticas son necesarias herramientas que analicen aproximadamente la PDN, reduciendo la complejidad del problema en etapas en que la falta de información sobre la resta del IC hace aceptable una precisión menor, pero reduciendo también el coste computacional. Para validar los modelos antes mencionados, que precisamente se centran en esta problemática, se diseñará un IC, siguiendo las regles generales, pero adaptándolas ligeramente a las necesidades de los modelos que se quieren validar y las funciones del cual serán ofrecer información de distintos puntos de su red de alimentación, de forma que se pueda estudiar la red en diferentes regímenes de trabajo. El objetivo al disponer del IC diseñado, será medir su comportamiento real y contrastar los resultados obtenidos con el de los modelos y el de los predichos por los simuladores.

[CATALÀ] La constant reducció de les dimensions dels transistors al llarg de les últimes dècades, i l'increment consegüent de densitat en els ICs (Circuits Integrats) ha fet aparèixer tota una sèrie de nous problemes desconeguts anteriorment. Per a superar-los, ha calgut fer millores a tots els nivells. En el de fabricació, on ha calgut millorar les tècniques de producció, incorporar l'ús de materials més efectius, i dissenyar circuits amb estructures més eficients, o en el de disseny, on la capacitat paràsita o el “soroll” a les interconnexions o a les línies d'alimentació, han passat de ser irrellevants a tenir una importància crítica per al bon funcionament dels dispositius, i, com a conseqüència, s'han hagut de crear instruments i eines per a preveure i corregir aquests fenòmens. L'àmbit d'aquest projecte es centra en una d'aquestes problemàtiques, el soroll a la xarxa d’alimentació interna dels ICs, un d'aquests fenòmens relativament poc importants durant les primeres dècades de l'era dels ICs i crítics en l'actualitat. Concretament, el projecte es proposa validar uns models matemàtics, la aplicació dels quals es trobaria en les primeres etapes del disseny actual d'una xarxa d'alimentació interna (Power Distribution Network o PDN). En aquesta fase inicial, l'assignació adequada de recursos a la PDN (bàsicament, la quantitat de metall dedicada a la seva construcció) és vital per a reduir sobrecosts i la possible pèrdua de prestacions del circuit. Les eines actuals que analitzen amb tota la complexitat la xarxa d'alimentació, o bé sobredimensionen molt aquesta assignació, dificultant altres fases del disseny per la manca de recursos, o bé, donada la complexitat de la xarxa (centenars de milions de components R-L-C empleats per a caracteritzar-les), aquesta es verifica un cop dissenyada, amb el risc d'haver de fer canvis generals si es comprova que no s'assoleixen les especificacions. Per a evitar aquestes problemàtiques calen eines que analitzin aproximadament la PDN, reduint la complexitat del problema en etapes en que la manca d'informació sobre la resta de l'IC fa acceptable una precisió menor, però reduint també el cost computacional. Per a validar els models abans mencionats, que precisament adrecen aquesta problemàtica, es dissenyarà un IC, seguint les regles generals, però adaptant-les lleugerament a les necessitats dels models que es volen validar i les funcions del qual seran oferir informació de diversos punts de la seva xarxa d'alimentació, de forma que es pugui estudiar la xarxa en diferents règims de treball. L'objectiu al disposar del IC dissenyat, serà mesurar el seu comportament real i contrastar els resultats obtinguts amb el dels models i els dels predits pels simuladors.