Per accedir als documents amb el text complet, si us plau, seguiu el següent enllaç: http://hdl.handle.net/2117/20573

Physical-aware system-level design for tiled hierarchical chip multiprocessors
Cortadella Fortuny, Jordi; San Pedro Martín, Javier de; Nikitin, Nikita; Petit Silvestre, Jordi
Universitat Politècnica de Catalunya. Departament de Llenguatges i Sistemes Informàtics; Universitat Politècnica de Catalunya. ALBCOM - Algorismia, Bioinformàtica, Complexitat i Mètodes Formals
Àrees temàtiques de la UPC::Enginyeria electrònica::Microelectrònica
Àrees temàtiques de la UPC::Informàtica::Arquitectura de computadors
Multiprocessors
Network-on-chip
Floorplanning
Wire planning
Chip multiprocessor
Multiprocessadors
info:eu-repo/semantics/submittedVersion
info:eu-repo/semantics/conferenceObject
ACM Press. Association for Computing Machinery
         

Mostra el registre complet del document

Documents relacionats

Altres documents del mateix autor/a

San Pedro Martín, Javier de; Nikitin, Nikita; Cortadella Fortuny, Jordi; Petit Silvestre, Jordi
Nikitin, Nikita; San Pedro Martín, Javier de; Cortadella Fortuny, Jordi
Petit Silvestre, Jordi; Roura Ferret, Salvador; Carmona Vargas, Josep; Cortadella Fortuny, Jordi; Duch Brown, Amalia; Giménez, Omer; Mani, Anaga; Mas Rovira, Jan; Rodríguez Carbonell, Enric; Rubio Gimeno, Alberto; San Pedro Martín, Javier de; Venkataramani, Divya