Ampliación del protocolo de Bus AER (Addr. Event Rep.) para la transmisión eficiente de spikes en redes neuronales mapeadas en múltiples FPGAs.

[ANGLÈS] This thesis presents AER-RT network interface, a network interface designed to work together a Multiprocessor System (MPS) and create an efficient and scalable multi-chip SNN network. The objective of AER-RT is to improve performance of SNAVA system. SNAVA is a MPS capable of SNN emulation in Hardware created by UPC's AHA research group. Before this thesis, the network interface of SNAVA have pitfalls regarding speed transmision and flexibility to create multi-chip networks, two important aspects in this kind of networks. AER-RT appears as substitute of the old network interface of SNAVA with goal of improve speed and scalability of the global system. The network interface intruce two main changes to improve speed and scalability of the system. 1) The previous parallel chip-to-chip communication becomes high speed serial communication. 2) The previous shared bus topology becomes ring topology. The first change is achieved by using Xilinx Aurora high speed communication protocol. And the second one, by creating a new protocol able to transmit packages in a multi-chip ring topology network. The designed network interface is proved together a emulation of SNAVA system forming a real AER-RT network in Hardware. The network consists in 3 Kintex-7 FPGAs connected forming a ring. The network works fine making the global SNN more efficient and more flexible to grow.

[CASTELLÀ] En esta tesis de máster se presenta el interfaz de red AER-RT, un interfaz de red diseñado para trabajar junto a un sistema multiprocesador (MP) y crear una red SNN multi-chip eficiente y escalable. La creación del interfaz de red AER-RT surge con el objetivo de mejorar las prestaciones del sistema MP SNAVA que se desarrolla en el grupo de investigación AHA de la UPC. SNAVA es un sistema MP emulador de redes SNN en hardware. Antes de la realización del proyecto el interfaz de red de SNAVA tiene una serie de deficiencias en velocidad de transmisión y en flexibilidad para formar redes multi-chip, dos aspectos fundamentales en este tipo de redes. AER-RT aparece como sustituto del antiguo interfaz de red de SNAVA con el objetivo de mejorar la eficiencia y escalabilidad del sistema global. El interfaz de red diseñado introduce dos cambios clave para mejorar la eficiencia y la escalabilidad del sistema. 1) La transmisión de los datos chip-to-chip pasa de ser paralela a ser serie de alta velocidad; 2) La topología de la red pasa de ser en bus compartido a ser en anillo. El primer cambio se consigue utilizando el protocolo para comunicaciones serie chip-to-chip Aurora 8b/10b de Xilinx. Y el segundo creando un nuevo protocolo que permita la transmisión de paquetes en una red multi-chip con topología en anillo. El interfaz de red diseñado se prueba junto a un emulador de SNAVA implementando una red AER-RT real hardware. La red está compuesta por 3 FPGAs Kintex-7 conectadas en anillo. La elevada velocidad del nuevo interfaz de red y la gran facilidad para hacerla crecer en número de chips hacen que el objetivo marcado al inicio del proyecto se haya cumplido ampliamente.

[CATALÀ] En aquesta tesi de màster es presenta la interfície de xarxa AER-RT, una interfície de xarxa dissenyada per treballar conjuntament amb un sistema multiprocessador (MP) i crear així una xarxa SNN multi-xip eficient i escalable. La creació de la interfície de xarxa AER-RT sorgeix amb l’objectiu de millorar les prestacions del sistema MP SNAVA, el qual està sent desenvolupat pel grup d’investigació AHA de la UPC. SNAVA és un sistema MP emulador de xarxes SNN en hardware. Abans de la realització del projecte, la interfície de xarxa mostrava un conjunt de deficiències en quant a velocitat de transmissió i flexibilitat per formar xarxes multi-xip, dos aspectes fonamentals en aquest tipus de xarxes. AER-RT apareix com un substitut de l’antiga interfície de xarxa de SNAVA, amb l’objectiu de millorar l’eficiència i l’escalabilitat del sistema global. La interfície de xarxa dissenyada introdueix dos canvis que son clau per millorar l’eficiència i l’escalabilitat del sistema. 1) La transmissió de les dades xip-a-xip passa de ser paral·lela a ser sèrie d’alta velocitat; 2) La topologia de la xarxa passa de ser en bus compartit a ser en anell. El primer canvi s’aconsegueix utilitzant el protocol per a comunicacions sèrie xip-a-xip Aurora 8b/10b de Xilinx. I el segon, creant un nou protocol que permeti la transmissió de paquets en una xarxa multi-xip amb topologia en anell. La interfície de xarxa dissenyada es prova conjuntament amb un emulador de SNAVA, formant així una xarxa AER-RT real a nivell hardware. La xarxa es compon de 3 FPGAs Kintex-7 connectades en anell. L’elevada velocitat de la nova interfície de xarxa i la gran facilitat per fer-la créixer en nombre de xips fan que l’objectiu marcat a l’inici del projecte s’hagi assolit àmpliament.