Para acceder a los documentos con el texto completo, por favor, siga el siguiente enlace: http://hdl.handle.net/2099.1/18735
dc.contributor | Canal Corretger, Ramon |
---|---|
dc.contributor | Llaberia Griñó, José M. |
dc.contributor.author | Riera Villanueva, Marc |
dc.date | 2013-06-18 |
dc.identifier.citation | 89517 |
dc.identifier.uri | http://hdl.handle.net/2099.1/18735 |
dc.language.iso | cat |
dc.publisher | Universitat Politècnica de Catalunya |
dc.rights | info:eu-repo/semantics/openAccess |
dc.subject | Àrees temàtiques de la UPC::Informàtica::Arquitectura de computadors |
dc.subject | Microprocessors |
dc.subject | VHDL (Computer hardware description language) |
dc.subject | jerarquia |
dc.subject | memòria |
dc.subject | cache |
dc.subject | processador |
dc.subject | arquitectura |
dc.subject | MIPS |
dc.subject | FPGA |
dc.subject | hierarchy |
dc.subject | memory |
dc.subject | processor |
dc.subject | architecture |
dc.subject | Microprocessadors |
dc.subject | VHDL (Llenguatge de descripció de maquinari) |
dc.title | Disseny i Implementació d'una jerarquia de memòria en un processador MIPS |
dc.title | Implementació d'una Cache per a un processador MIPS d'una FPGA |
dc.type | info:eu-repo/semantics/bachelorThesis |
dc.description.abstract | |
dc.description.abstract |