Disseny i Implementació d'una  jerarquia de memòria en un  processador MIPS

All of RECERCAT

To access the full text documents, please follow this link: http://hdl.handle.net/2099.1/18735

Title:	Disseny i Implementació d'una jerarquia de memòria en un processador MIPS; Implementació d'una Cache per a un processador MIPS d'una FPGA
Author:	Riera Villanueva, Marc
Other authors:	Canal Corretger, Ramon; Llaberia Griñó, José M.
Abstract:	[CATALÀ] Primer s'explicarà breument l'arquitectura d'un MIPS, la jerarquia de memòria i el funcionament de la cache. Posteriorment s'explicarà com s'ha dissenyat i implementat una jerarquia de memòria per a un MIPS implementat en VHDL en una FPGA.
Abstract:	[ANGLÈS] First, the MIPS architecture, memory hierarchy and the functioning of the cache will be explained briefly. Then, the design and implementation of a memory hierarchy for a MIPS processor implemented in VHDL on an FPGA will be explained.
Subject(s):	-Àrees temàtiques de la UPC::Informàtica::Arquitectura de computadors -Microprocessors -VHDL (Computer hardware description language) -jerarquia -memòria -cache -processador -arquitectura -MIPS -FPGA -hierarchy -memory -processor -architecture -Microprocessadors -VHDL (Llenguatge de descripció de maquinari)
Rights:
Document type:	Bachelor Thesis
Published by:	Universitat Politècnica de Catalunya
Share: