Los objetivos principales en este proyecto son los análisis matemáticos y prácticos de diferentes generadores de variables Rayleigh, estimadores de canal y estrategias para su implementación de una manera reconfigurable a través de Simulink y FPGA. La diferentes técnicas para generar variables Rayleigh usadas en este proyecto son las siguientes: la suma de sinusoides, la técnica de Smith y el método de Bealieu-Young. El primero se base en la suma de exponenciales complejas mientras los otros dos se basan en la IDFT. De todos estos métodos vemos que el método de Bealieu-Young tiene la mínima complejidad para la misma precisión que los otros métodos. En consecuencia ha sido el escogido para ser implementado en la FPGA Cuando hablamos de estimadores de canal se han considerado dos enfoques diferentes. El primero consiste en introducir los pilotos de manera uniforme a lo largo de la trama, mientras el otro introduce los pilotos al principio de la trama. A la hora de estimar la trama dos estrategias han sido analizadas: el estimador de canal promedio y el estimador de canal por interpolación lineal. La técnica de promediado se puede considerar como un filtro paso bajo. En este caso el estimador por promediado es capaz de eliminar la frecuencias altas que son introducidas por el ruido. Por el contrario el estimador por interpolación lineal, ofrece los mejores resultados cuando el ruido es bajo. En ambos casos hemos calculado la potencia de error en el proceso de estimación. Los resultados prácticos y teóricos obtenidos a través de Matlab y Simulink concuerdan a la perfección. En un escenario co-simulado la FPGA trabaja con Matlab. Los resultados nos dicen que el sistema se ve limitado por el cable que conecta ambos sistemas. Por lo que es crucial para aprovechar al máximo la potencia de la FPGA que el sistema si integre por completo dentro de la FPGA y si no es posible usar conexiones de alta velocidad. English: The main goals of this project are the study from a mathematical and practical point of views of different correlated Rayleigh fading generator, linear channel generator estimators, and strategies for implementing them in a reconfigurable way by means of Simulink and FPGA. Thus it is not necessary to remap again the FPGA for different configurations of the channel estimation. The techniques of correlated Rayleigh fading that has been analysed under this project are the next: the sum of sines, the Smith technique and Bealieu-Young method. The first one consists on a sum of exponentials whereas the others two algorithms are based on decompositions based on IDFT. From all these methods we show that the Bealieu-Young channel generation requires a lower complexity for the same accuracy. Consequently, this method of channel estimation is the technique that has been implemented into the FPGA. Regarding to the channel estimation process two different approaches has been considered. The first one consists on spreading the pilots uniformly along the frames, whereas the other one places the pilots at the beginning of the frames. Next, in order to estimate the channel two strategies have been analysed: the averaging channel estimator and the linear interpolation technique. The averaging strategy can be considered as a low pas filter. So, it offers the best results when there channel is flat and the noise is high. In this case, the averaging filter is able to remove the high frequencies that introduce the noise signal. On the contrary, the linear interpolator gives the best performance when the noise level is small. Moreover, it allows a degree of mobility, which limits the distance between the pilots. In both cases we have computed the theoretical error power of the channel estimators. The practical results from Matlab and Simulink perfectly match with the theoretical ones. In a co-simulation environment the FPGA works with Matlab. The results show that the speed of the simulation is limited by the wire that connects the FPGA and Matlab. So, it is crucial for a hardware accelerator to try to integrate the full system into the FPGA and if it is not possible to use high-speed links between the FPGA and Matlab.