Para acceder a los documentos con el texto completo, por favor, siga el siguiente enlace: http://hdl.handle.net/2117/16281

Fault-tolerant nanoscale architecture based on linear threshold gates with redundancy
Aymerich Capdevila, Nivard; Rubio Sola, Jose Antonio
Universitat Politècnica de Catalunya. Departament d'Enginyeria Electrònica; Universitat Politècnica de Catalunya. HIPICS - Grup de Circuits i Sistemes Integrats d'Altes Prestacions
Àrees temàtiques de la UPC::Enginyeria electrònica::Microelectrònica::Processadors digitals
Integrated circuits --Fault tolerance
Tolerància als errors (Enginyeria)
Attribution-NonCommercial-NoDerivs 3.0 Spain
http://creativecommons.org/licenses/by-nc-nd/3.0/es/
info:eu-repo/semantics/publishedVersion
Artículo
         

Mostrar el registro completo del ítem

Documentos relacionados

Otros documentos del mismo autor/a

Amat Bertran, Esteve; García Almudéver, Carmen; Aymerich Capdevila, Nivard; Canal Corretger, Ramon; Rubio Sola, Jose Antonio
Amat Bertran, Esteve; Amatlle, E.; Gómez González, Sergio; Aymerich Capdevila, Nivard; García Almudéver, Carmen; Moll Echeto, Francisco de Borja; Rubio Sola, Jose Antonio
Aymerich Capdevila, Nivard; Cotofana, Sorin; Rubio Sola, Jose Antonio
Aymerich Capdevila, Nivard; Cotofana, Sorin; Rubio Sola, Jose Antonio