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Behavioural modelling of DLLs for fast simulation and optimisation of jitter and power consumption
Barajas Ojeda, Enrique; Mateo Peña, Diego; González Jiménez, José Luis
Universitat Politècnica de Catalunya. Departament d'Enginyeria Electrònica; Universitat Politècnica de Catalunya. HIPICS - Grupo de Circuitos y Sistemas Integrados de Altas Prestaciones
This paper presents a behavioural model for fast DLL simulations. The behavioural model includes a modelling of the various noise sources in the DLL that produce output jitter. The model is used to obtain the dependence of the output jitter versus the power consumption. The model exploits the open-loop DLL analysis to reduce simulation time when compared to typical DLL evaluation.
Peer Reviewed
Àrees temàtiques de la UPC::Enginyeria de la telecomunicació::Processament del senyal
Logic design
Delay lock loops
DLL behavioural modelling
Jitter optimisation
Processament del senyal
info:eu-repo/semantics/publishedVersion
info:eu-repo/semantics/conferenceObject
IEEE Computer Society Publications
         

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