To access the full text documents, please follow this link: http://hdl.handle.net/2117/8885

Systematic design of two level pipelined systolic arrays with data contraflow
Valero García, Miguel; Navarro Guerrero, Juan José; Llaberia Griñó, José M.; Valero Cortés, Mateo
Universitat Politècnica de Catalunya. Departament d'Arquitectura de Computadors; Universitat Politècnica de Catalunya. ICARUS - Intelligent Communications and Avionics for Robust Unmanned Aerial Systems; Universitat Politècnica de Catalunya. CAP - Grup de Computació d'Altes Prestacions
Àrees temàtiques de la UPC::Informàtica::Arquitectura de computadors
Pipelining (Electronics)
Processadors de matrius (arrays)
info:eu-repo/semantics/publishedVersion
info:eu-repo/semantics/conferenceObject
         

Show full item record

Related documents

Other documents of the same author

Valero García, Miguel; Navarro Guerrero, Juan José; Llaberia Griñó, José M.; Valero Cortés, Mateo
Fernández Jiménez, Agustín; Llaberia Griñó, José M.; Navarro Guerrero, Juan José; Valero García, Miguel
 

Coordination

 

Supporters