Para acceder a los documentos con el texto completo, por favor, siga el siguiente enlace: http://hdl.handle.net/2117/8884

Implementation of systolic algorithms using pipelined functional units
Valero García, Miguel; Navarro Guerrero, Juan José; Llaberia Griñó, José M.; Valero Cortés, Mateo
Universitat Politècnica de Catalunya. Departament d'Arquitectura de Computadors; Universitat Politècnica de Catalunya. ICARUS - Sistemes Aviònics i de Comunicació Intel·ligents per Avions no Tripulats Fiables; Universitat Politècnica de Catalunya. CAP - Grup de Computació d´Altes Prestacions
Àrees temàtiques de la UPC::Informàtica::Arquitectura de computadors
Pipelining (Electronics)
Systolic array circuits
Processadors de matrius (arrays)
Algorismes
Attribution-NonCommercial-NoDerivs 3.0 Spain
http://creativecommons.org/licenses/by-nc-nd/3.0/es/
info:eu-repo/semantics/publishedVersion
info:eu-repo/semantics/conferenceObject
         

Mostrar el registro completo del ítem

Documentos relacionados

Otros documentos del mismo autor/a

Valero García, Miguel; Navarro Guerrero, Juan José; Llaberia Griñó, José M.; Valero Cortés, Mateo
Fernández Jiménez, Agustín; Llaberia Griñó, José M.; Navarro Guerrero, Juan José; Valero García, Miguel