To access the full text documents, please follow this link: http://hdl.handle.net/2117/8563

Reusing cached schedules in an out-of-order processor with in-order issue logic
Palomar Pérez, Óscar; Juan, Toni; Navarro Guerrero, Juan José
Universitat Politècnica de Catalunya. Departament d'Arquitectura de Computadors; Universitat Politècnica de Catalunya. CAP - Grup de Computació d'Altes Prestacions
Àrees temàtiques de la UPC::Informàtica::Aplicacions de la informàtica::Disseny assistit per ordinador
Cache memory
Logic circuits
Out-of-order processor
In-order issue logic
Memòria cau
Circuits lògics
info:eu-repo/semantics/publishedVersion
info:eu-repo/semantics/conferenceObject
         

Show full item record

Related documents

Other documents of the same author

Sánchez Carracedo, Fermín; Sancho Samsó, María Ribera; Botella López, Pere; García Almiñana, Jordi; Aluja Banet, Tomàs; Navarro Guerrero, Juan José; Balcázar Navarro, José Luis
Valero García, Miguel; Navarro Guerrero, Juan José; Llaberia Griñó, José M.; Valero Cortés, Mateo
Fernández Jiménez, Agustín; Llaberia Griñó, José M.; Navarro Guerrero, Juan José; Valero García, Miguel
 

Coordination

 

Supporters