Para acceder a los documentos con el texto completo, por favor, siga el siguiente enlace: http://hdl.handle.net/2099.1/13046

FPGA based label processor for large scale optical packet switch node
Osers Benaim, Alan
Universitat Politècnica de Catalunya. Departament de Teoria del Senyal i Comunicacions; Calabretta, Nicola
Projecte final de carrera fet en col.laboració amb Eindhoven University of Technology. Faculty of Electrical Engineering
English: The Internet demand is leading us into the creation of faster and more efficient networks. At the present time the servers that hold the mayor part of the cloud are grouped in thousands inside clusters. A cluster is formed by server racks and switches that connect all the racks together. A rack usually has 1 switch and several servers. The topology to interconnect this type of network is organized in a fat-tree topology, where each layer has a different hierarchy. All the servers in a rack are connected together using the rack switch, in addition the switch provides a reduce number of uplink ports, that connect it to a higher hierarchy layer. This is the main tree topology's problem, because a bandwidth bottleneck is created. Moreover, different connections in the fat-tree topology experience different latency. The objective of the thesis is to investigate and realize a fast and scalable switch control subsystem as part of the implement of a thousand by thousand optical switch that flats the today?s hierarchical network topology. As a result, the cluster will have less latency thru its internal communications. In order to control the I/O ports of the optical switch interconnecting 1000?s of servers, the switch control requires a fast label processor capable to process them in a time scale of few nanoseconds. Therefore, a new labeling technique that allows parallel on the fly operation is introduced. This technique avoids clock recovery and serial to parallel circuits within the label processor that cost large delay. The new labeling technique consists of using one optical wavelength that carries N subcarriers in band with the payload's spectrum. Each subcarrier is formed by a different RF tone and by combining them there 2N addresses can be obtained, providing a highly scalable method. The great advantage is that the labels are processed in parallel mode. This thesis implements two label processors by using an FPGA. Two different methods were used to extract the binary information carried by each RF tone, process it and decode the packets addresses. The first method is based on filtering the tones by band-pass filters centered at the central frequency of each tone. The other method is based on demodulating the RF tones using an array of RF mixers. Both methods were tested in the lab using a 160Gbit/s payload, being able to detect up to 50 tones with a total delay of 470ns and 370ns respectively. These results were obtained using an FPGA, already discontinued out of the market. However, the obtained results allow us to estimate the potential of those methods. The advantage is that the algorithm is completely modular and easy to scale up. In case of a state of the art FPGA will be employed, up to 60 tones with a total delay time of 30 ns can be processed. This means an approximately of 10x faster processing time. Therefore a higher number of tones can be reached, that means a higher number of servers, and less processing time, therefore reducing the cluster's latency.
Castellano: La demanda de Internet nos está llevando a la creación de redes más rápidas y eficientes. Hoy en día, los servidores que contienen la mayor parte de la nube, están agrupados en miles de clusters. Un cluster está formado por racks de servidores y switches que lo interconectan entre sí. La topología para interconectar este tipo de red está organizada en forma de árbol, donde cada capa tiene una jerarquía distinta. Todos los servidores en un rack están conectados usando el rack switch, Por otro lado, este switch provee un número reducido de puertos de subida para poder conectarse a una capa de mayor jerarquía. Este es el principal problema de la topología de árbol, porque se genera, en el ancho de banda, un cuello de botella. Debido a esto, diferentes rutas en la topología mencionada experimentan diferentes retardos. El objetivo de esta tesis es investigar y realizar un switch control de manera que pueda gestionar transmisiones de alta velocidad y escalable, ya que es un subsistema de un switch óptico capaz de unrutar miles a miles, eliminando así jerarquías de la arquitectura de red. Como resultado, el cluster va a tener un menor retardo en las comunicaciones internas. Para poder realizar esto, se requiere de un procesador de cabeceras que pueda procesar en cuestión de nanosegundos. Por lo tanto, una nueva técnica de implementación de cabeceras es propuesta en el proyecto, que radica en la transmisión de la información en paralelo en tiempo real. Esta técnica evade el proceso de recuperación del reloj y el paso de serie a paralelo que desde el punto de vista de costo de tiempo, es elevado. Esta nueva técnica consiste en el uso de una longitud de onda óptica, portando N subportadoras dentro de la banda espectral de la información útil. Cada subportadora está formada por diferentes combinaciones de tonos RF, dando como resultado 2N posibles combinaciones, que se traducen en diferentes posibles direcciones, proveyendo un método muy escalable. La gran ventaja de este método es que las cabeceras son procesadas directamente en paralelo. La tesis implementa dos procesadores de cabeceras usando un FPGA. Estos dos métodos son utilizados para extraer la información binaria que es contenida en cada tono RF, para luego procesarla y decodificarla en los paquetes. El primer método es basado en filtros paso banda centrados cada uno en las diferentes frecuencias RF. El otro método es basado en la demodulación de los tonos RF mediante osciladores locales. Ambos métodos fueron simulados y probado en el laboratorio usando una carga útil de 160Gbits/s, siendo detectados hasta 50 tonos RF con un retardo de 470ns y 370ns respectivamente. Estos resultados fueron obtenidos usando un FPGA que ya se encuentra descontinuada. Sin embargo, los resultados obtenidos nos permiten estimar el potencial de cada método. La ventaja es que los algoritmos son completamente modulares y fácilmente escalables. En el caso de usar un FPGA de último performance, se detectarían hasta 60 tonos con un retardo menor a los 30ns. Esto quiere decir 10x más veloz aproximadamente. Por lo tanto un número mayor de tonos se puede alcanzar, que implica un número mayor de servidores, un tiempo de procesado menor y reduce el retardo de comunicaciones dentro del cluster.
Català: La demanda de continguts a Internet ens està portant a crear xarxes més ràpides i eficients. Actualment, els servidors que constitueixen la major part de la xarxa de xarxes, estan agrupats en milers de clusters. A la mateixa vegada, un cluster està format per racks de servidors i switches que l'interconnecten amb si mateix. La topologia per a interconnectar aquest tipus de xarxa està organitzada amb forma d'arbre, on cada capa té una jerarquia diferent. Tots els servidors d'un rack estan connectats mitjançant el rack switch. D'altra banda, aquest switch només té un número reduït de ports de pujada per a poder connectar-se a una capa de major jerarquia. Aquest constitueix el principal problema de la topologia d'arbre, ja que es produeix un coll d'ampolla a l'ample de banda. Es per això que diferents rutes de la topologia mencionada experimenten diferents retardaments. L'objectiu d'aquest projecte es investigar i desenvolupar un switch control que sigui capaç de gestionar transmissions d'alta velocitat i sigui escalable al mateix temps. Un switch òptic pot encaminar milers de senyals, eliminant així jerarquies en l'arquitectura de xarxa. Gràcies a això, el cluster sofrirà retardament menor en les comunicacions internes. Per a poder fer això, necessitem un processador de capçaleres que pugui processar-les en qüestió de nano segons. Per tant, una nova tècnica d'implementació de capçaleres s'ha proposat en aquest projecte, aquesta tècnica es basa en la transmissió de la informació en paral·lel en temps real. Aquesta tècnica ens evita el processament de recuperació del rellotge i haver de passar de sèrie a paral·lel, processos que impliquen un cost de temps alt. Aquesta nova tècnica consisteix en usar una longitud d'ona òptica, amb N subportadores dins de la banda espectral d'informació útil. Cada subportadora està formada per diferents combinacions de tons RF, donant com resultat 2N combinacions distintes, que es tradueixen en diferents direccions, constituint un mètode escalable. El gran avantatge d'aquest mètode es que las capçaleres son processades directament en paral·lel. S'han implementat dos processadors de capçaleres usant un FPGA. Aquests dos mètodes s'utilitzen per a extraure la informació binaria que es transporta cada tó de RF, per a després processar-la y descodificar-la als paquets. El primer mètode està basat en un filtrat passa banda centrats cadascun a les diferents freqüències RF. L'altre mètode desmodula els tons RF mitjançant oscil·ladors locals. Ambdós mètodes han sigut simulats i ficats a prova al laboratori usant una càrrega útil de 160Gbits/s, 50 tons RF han pogut ser detectats amb un retardament de 470ns y 370ns respectivament. Aquests resultats s?han obtingut amb un FPGA que actualment ja no es ven al mercat. No obstant, els resultats obtinguts ens permeten estimar el potencial de cada mètode. L'avantatge és que els algoritmes són completament modulars i fàcilment escalables. Si emprarem una FPGA d?última generació, es podrien detectar fins 60 tons amb un retardament menor als 30ns. Es a dir, aproximadament unes 10 vegades més ràpid. D'aquesta manera amb un número major de tons podrem emprar més servidors i per tant obtindrem un temps de processat menor i així es redueix el retardament a les comunicacions internes del cluster.
Àrees temàtiques de la UPC::Enginyeria electrònica i telecomunicacions::Telecomunicació òptica
Electron optics
Optoelectronics
FPGA
Optical Switch
Xilinx
Simulink
Filters
FPGA
Optical Switch
Xilinx
Simulink
Filters
Filtres
Ones òptiques
Programació lineal
Òptica electrònica
Optoelectrònica
Attribution-NonCommercial-NoDerivs 3.0 Spain
http://creativecommons.org/licenses/by-nc-nd/3.0/es/
info:eu-repo/semantics/bachelorThesis
Universitat Politècnica de Catalunya
         

Mostrar el registro completo del ítem