Para acceder a los documentos con el texto completo, por favor, siga el siguiente enlace: http://hdl.handle.net/2099.1/12064

An environment for the automatic verification of digital circuits
San Pedro Martín, Javier de
Universitat Politècnica de Catalunya. Departament de Llenguatges i Sistemes Informàtics; Cortadella Fortuny, Jordi; Carmona Vargas, Josep
Finalista del Premi Cercle Fiber al millor Projecte Final de Carrera (curs 2010-2011)
English: The aim of this project is to implement a system for the automatic verification of digital circuits written in a high-level hardware description language (Verilog), to be potentially used to assist a electronic design automation course.
Àrees temàtiques de la UPC::Enginyeria electrònica::Circuits electrònics
Digital integrated circuits
Verilog
Verficació Automática
SMV
Automatic Verification
Circuits integrats digitals
info:eu-repo/semantics/bachelorThesis
Universitat Politècnica de Catalunya
         

Mostrar el registro completo del ítem

Documentos relacionados

Otros documentos del mismo autor/a

Cortadella Fortuny, Jordi; San Pedro Martín, Javier de; Nikitin, Nikita; Petit Silvestre, Jordi
San Pedro Martín, Javier de; Nikitin, Nikita; Cortadella Fortuny, Jordi; Petit Silvestre, Jordi
Nikitin, Nikita; San Pedro Martín, Javier de; Cortadella Fortuny, Jordi