To access the full text documents, please follow this link: http://hdl.handle.net/2099.1/9892

VHDL Implementation, Verification and Logic Synthesis of Memory Bus Arbiters for Multi-Processor System
Sánchez López, Pedro Pascual
Universitat Politècnica de Catalunya. Departament d'Enginyeria Electrònica; Septinus, Konstantin
Projecte final de carrera fet en col.laboració amb Leibniz Universität Hannover. Institut für Mikroelektronische Systeme
Àrees temàtiques de la UPC::Informàtica::Hardware
Multiprocessors
VHDL
Multi-core technology
Multiprocessadors
Attribution-NonCommercial-NoDerivs 3.0 Spain
http://creativecommons.org/licenses/by-nc-nd/3.0/es/
info:eu-repo/semantics/bachelorThesis
Universitat Politècnica de Catalunya
         

Show full item record

 

Coordination

 

Supporters