RECERCAT Principal
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Universitat Politècnica de Catalunya
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Tesines i projectes i treballs de final de carrera
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| Título: | VHDL Implementation, Verification and Logic Synthesis of Memory Bus Arbiters for Multi-Processor System |
|---|---|
| Autor/a: | Sánchez López, Pedro Pascual |
| Otros autores: | Universitat Politècnica de Catalunya. Departament d'Enginyeria Electrònica; Septinus, Konstantin |
| Abstract: | |
| Materia(s): | -Àrees temàtiques de la UPC::Informàtica::Hardware -Multiprocessors -VHDL -Multi-core technology -Multiprocessadors |
| Derechos: | Attribution-NonCommercial-NoDerivs 3.0 Spain
http://creativecommons.org/licenses/by-nc-nd/3.0/es/ |
| Tipo de documento: | Trabajo/Proyecto fin de carrera |
| Editor: | Universitat Politècnica de Catalunya |
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