Exploiting instruction-and data-level parallelism

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Título:	Exploiting instruction-and data-level parallelism
Autor/a:	Espasa Sans, Roger; Valero Cortés, Mateo
Otros autores:	Universitat Politècnica de Catalunya. Departament d'Arquitectura de Computadors; Universitat Politècnica de Catalunya. CAP - Grup de Computació d'Altes Prestacions
Abstract:	Simultaneous multithreaded vector architectures combine the best of data-level and instruction-level parallelism and perform better than either approach could separately. Our design achieves performance equivalent to executing 15 to 26 scalar instructions/cycle for numerical applications.
Abstract:	Peer Reviewed
Materia(s):	-Àrees temàtiques de la UPC::Informàtica::Arquitectura de computadors -Parallel processing (Electronic computers) -Vector processor systems -Performance evaluation -Processament en paral·lel (Ordinadors)
Derechos:
Tipo de documento:	Artículo - Versión publicada Artículo
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Espasa Sans, Roger; Valero Cortés, Mateo; Padua, David; Jiménez Castells, Marta; Ayguadé Parra, Eduard

Espasa Sans, Roger; Valero Cortés, Mateo

Espasa Sans, Roger; Valero Cortés, Mateo

Villa, Luis; Espasa Sans, Roger; Valero Cortés, Mateo

Espasa Sans, Roger; Valero Cortés, Mateo; Smith, James E.

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