Para acceder a los documentos con el texto completo, por favor, siga el siguiente enlace: http://hdl.handle.net/2117/22318

Study on the optimal distribution of redundancy effort in cross-layer reliable architectures
Aymerich Capdevila, Nivard; Rubio Sola, Jose Antonio
Universitat Politècnica de Catalunya. Departament d'Enginyeria Electrònica; Universitat Politècnica de Catalunya. HIPICS - Grup de Circuits i Sistemes Integrats d'Altes Prestacions
-Àrees temàtiques de la UPC::Informàtica::Arquitectura de computadors
-Àrees temàtiques de la UPC::Enginyeria electrònica
-Nanotechnology
-Fault-tolerant computing
-Analytical models
-Computer architecture
-Error probability
-Integrated circuit interconnections
-Redundancy
-Tunneling magnetoresistance
-Nanotecnologia
-Tolerància als errors (Informàtica)
Attribution-NonCommercial-NoDerivs 3.0 Spain
http://creativecommons.org/licenses/by-nc-nd/3.0/es/
Artículo - Versión publicada
Objeto de conferencia
Institute of Electrical and Electronics Engineers (IEEE)
         

Mostrar el registro completo del ítem

Documentos relacionados

Otros documentos del mismo autor/a

Aymerich Capdevila, Nivard; Ganapathy, Shrikanth; Rubio Sola, Jose Antonio; Canal Corretger, Ramon; González Colás, Antonio María
Aymerich Capdevila, Nivard; Cotofana, Sorin; Rubio Sola, Jose Antonio
Aymerich Capdevila, Nivard; Cotofana, Sorin; Rubio Sola, Jose Antonio