Título:
|
An environment for the automatic verification of digital circuits
|
Autor/a:
|
San Pedro Martín, Javier de
|
Otros autores:
|
Universitat Politècnica de Catalunya. Departament de Llenguatges i Sistemes Informàtics; Cortadella, Jordi; Carmona Vargas, Josep |
Abstract:
|
Finalista del Premi Cercle Fiber al millor Projecte Final de Carrera (curs 2010-2011) |
Abstract:
|
English: The aim of this project is to implement a system for the automatic verification of digital circuits written in a high-level hardware description language (Verilog), to be potentially used to assist a electronic design automation course. |
Materia(s):
|
-Àrees temàtiques de la UPC::Enginyeria electrònica::Circuits electrònics -Digital integrated circuits -Verilog -Verficació Automática -SMV -Automatic Verification -Circuits integrats digitals |
Derechos:
|
|
Tipo de documento:
|
Trabajo/Proyecto fin de carrera |
Editor:
|
Universitat Politècnica de Catalunya
|
Compartir:
|
|