Per accedir als documents amb el text complet, si us plau, seguiu el següent enllaç: http://hdl.handle.net/2099.1/9892
| Títol: | VHDL Implementation, Verification and Logic Synthesis of Memory Bus Arbiters for Multi-Processor System |
|---|---|
| Autor/a: | Sánchez López, Pedro Pascual |
| Altres autors: | Universitat Politècnica de Catalunya. Departament d'Enginyeria Electrònica; Septinus, Konstantin |
| Abstract: | |
| Matèries: | -Àrees temàtiques de la UPC::Informàtica::Hardware -Multiprocessors -VHDL -Multi-core technology -Multiprocessadors |
| Drets: | Attribution-NonCommercial-NoDerivs 3.0 Spain
http://creativecommons.org/licenses/by-nc-nd/3.0/es/ |
| Tipus de document: | Projecte/Treball fi de carrera o de grau |
| Publicat per: | Universitat Politècnica de Catalunya |
| Compartir: |
|